SIP是System in Package （系统级封装、系统构装）的简称，这是基于SoC所发展出来的种封装技术，根据Amkor对SiP定义为「在一IC包装体中，包含多个芯片或一芯片，加上被动元件、电容、电阻、连接器、天线…等任一元件以上之封装，即视为SiP」，也就是说在一个封装内不仅可以组装多个芯片，还可以将包含上述不同类型的器件和电路芯片叠在一起，构建成更为复杂的、完整的系统。

　　SiP包括了多芯片模组（Multi-chip Module；MCM）技术、多芯片封装（Multi-chip Package；MCP）技术、芯片堆叠（Stack Die）、PoP （Package on Package）、PiP （Package in Package） ，以及将主/被动元件内埋于基板（Embedded Substrate）等技术。以结构外观来说，MCM属于二维的2D构装，而MCP、Stack Die、PoP、PiP等则属于立体的3D构装；由于3D更能符合小型化、高效能等需求，因而在近年来备受业界青睐。

　　SiP封装中互连技术（Interconnection） 多以打线接合（Wire Bonding） 为主，少部分还采用覆晶技术（Flip Chip），或是Flip Chip 搭配Wire Bonding 作为与Substrate （IC载板） 间的互连。但以Stack Die （堆叠芯片） 为例，上层的芯片仍需藉由Wire Bonding来连接，当堆叠的芯片数增加，越上层的芯片所需的Wire Bonding长度则将越长，也因此影响了整个系统的效能；而为了保留打线空间的考量，芯片与芯片间则需适度的插入Interposer，造成封装厚度的增加。

　　随着SoC制程技术从微米（Micrometer）迈进纳米的快速演进，单一芯片内所能容纳的电晶体数目将愈来愈多，同时提升SoC的整合能力，并满足系统产品对低功耗、低成本及高效能之要求。但是当半导体制程进入纳米世代后，SoC所面临的各种问题，也愈来愈难以解决，如制程微缩的技术瓶颈及成本愈来愈大、SoC芯片开发的成本与时间快速攀升、异质（Heterogeneous ）整合困难度快速提高、产品生命周期变短，及时上市的压力变大，使SiP技术有发展的机会。

　　SiP技术具整合弹性可大幅缩减电路载板面积

　　系统封装（SiP）技术在现有集成电路工程并非高困难度的制程，因为各种功能芯片利用集成电路封装技术整合，除考量封装体的散热处理外，功能芯片组构可以将原本离散的功能设计或元件，整合在单一芯片，不仅可以避免设计方案被抄袭复制，也能透过多功能芯片整合的优势让最终产品更具市场竞争力，尤其在产品的体积、功耗与成本上都能因为SiP技术而获得改善。

　　SiP元器件若设计规画得当，已可相当于一系统载板的相关功能芯片、电路的总和，而依据不同的功能芯片进行系统封装，可以采简单的Side by Side芯片布局，也可利用相对更复杂的多芯片模组MCM（Multi-chip Module）技术、多芯片封装MCP（Multi-chip Package）技术、芯片堆叠（Stack Die）、PoP（Package on Package）、PiP（Package in Package）等不同难度与制作方式进行系统组构。也就是说，在单一个封装体内不只可运用多个芯片进行系统功能建构，甚至还可将包含前述不同类型器件、被动元件、电路芯片、功能模组封装进行堆叠，透过内部连线或是更复杂的3D IC技术整合，构建成更为复杂的、完整的SiP系统功能。

　　而在SiP整合封装中，关键的技术就在于SiP封装体中的芯片或功能模组的芯片内互连技术（Interconnection），在一般简单形式或是对芯片体积要求不高的方案中，运用打线接合（Wire Bonding）即可满足多数需求，而打线接合形式芯片多用Side by Side并列布局为主，当功能芯片数量多时，芯片的占位面积就会增加，而若要达到SiP封装体再积极微缩设计，就可改用技术层次更高的覆晶技术（Flip Chip）或是Flip Chip再搭配打线接合与IC载板（Substrate）之间进行互连。

　　基本上堆叠芯片（Stack Die）的作法在上层的芯片或模块仍然需要透过打线接合进行连接，但若碰到SiP的整合芯片、功能模块数量较多时，即堆叠的芯片、功能模组数量增加，这会导致越是设于SiP结构上层的芯片、模块所需要的打线连接电子线路长度将因此增长，传输线路拉长对于高时脉运作的功能模块会产生线路杂讯或是影响了整体系统效能；至于SiP在结构上为了预留Wire Bonding的打线空间，对芯片与芯片或是功能模块与功能模块间插入的Interposer处理，也会因为这些必要程序导致SiP最终封装成品的厚度增加。

　　随着IC集成电路制造、封装技术不断演进，芯片或功能模块的裸晶本身制程，已从微米制程升级至纳米等级，这代表单一个功能芯片或功能模块可以越做越小，也代表SiP的功能可因而得到倍数的成长，甚至还能游刃有余地维持相同的封装体尺寸。

　　也是拜半导体科技进步之赐，单一芯片功能在效能、体积、功耗表现的持续优化，也同时提升了芯片的SoC（System on Chip）整合能力。

　　但SoC在面对微缩、异质核心（Heterogeneous）整合、产品快速更迭版本／功能等要求越来越高下，也让制程相对单纯、更利于多芯片整合的SiP制程技术抬头，让SiP在更多发展场域有其发展优势与条件。

　　SiP功能优势多成为轻薄电子产品设计重要方案再来检视SiP的技术优势。

　　首先SiP可利用封装技术让整合设计更具效率，也就是说SiP可在单一封装体内装多组功能芯片，例如单一SiP若整合两组功能芯片，使用堆叠设计可以在相同芯片占位面积设置双芯片功能，若是三个功能芯片构装，则可以在单一芯片略大的体积设置多芯片功能。

　　SiP另一大优势在于构装芯片的设计验证会比同样多功能芯片整合的SoC设计方案更简单许多，因为SiP为利用已有的功能芯片、矽智财IP或是功能模块芯片进行构装，基本上这些功能独立的芯片皆已可透过既有的验证流程确认功能完整性，而在SiP制程中仅针对芯片与芯片、功能模块与功能模块的内部连线在封装后是否正常无误进行验证，大幅减少设计流程与验证成本。

　　而SoC却需要透过版图布局／布线，不仅在设计流程与负荷相对复杂，在后期的芯片验证调校成本也相对较高，，两者相较SiP在争取产品上市时间有绝对优势。同时，SiP的优点还有可以结合不同功能芯片、功能模块，在面对异质芯片构装方面可以极具弹性，在封装体内还可设置被动元件，甚至集成天线模块进封装体，芯片的封装成果可以自成一套电子系统，实现嵌入式无源元件的设计方案组合。

　　另外SiP也可大幅减低系统开发成本，因为相关的电子回路都可以透过封装体内的线路与元件布局进行整合，如此一来不仅节省了SiP终端元器件本身的占位空间，也能把部分电路载板的关键线路、零组件并入SiP封装体中，极度简化PCB电路板的复杂度与面积，成本与验证程序可获得大幅优化。

　　高度集成电路封装整合提升产品抗机械、抗化学腐蚀能力 SiP也具备极好的抗机械、抗化学腐蚀能力，因为相关电路都以封装体整个包覆起来，可增加电路载板的抗机械应力、抗化学腐蚀能力，同时提高了电子系统的可靠性。

　　而与传统集成电路芯片或封装元器件不同的是，SiP不只是可处理数位系统电子的通用运算，像是DSP（Digital signal processing）数位信号处理系统、感测器、微机电MEMS（Micro Electro Mechanical Systems）甚至是光通讯应用领域，都可以透过关键模组元件整合，以极小芯片的SiP封装元器件实践以往需要大片电路功能载板处理的功能设计。

　　由于SiP可使用的芯片内布局、内部连线技术方案的差异，可让SiP实现如单一封装体透过多芯片互连、倒装、IC芯片直接芯片互连等设计方案完成SiP元器件设计，这可以让SiP在多芯片整合后对外的电气连接介面大幅缩减，不仅可有效减少封装体尺寸与引脚数量，也可缩短功能IC间的连接线路长度，让电气性能表现大幅提升，而SiP透过芯片内部互连可以提供更高品质的电气连接效果、低功耗、低噪讯的连接品质，尤其在高外部频率的工作环境中，SiP的运行效能可以达到接近SoC元器件的运行效果。

　　SiP元器件也并非全无缺点，SiP在运行速度、介面频宽、功耗表现多数仍较SoC元器件来得逊色，因为SoC为功能极度优化的设计，已对运行效能、介面频宽、元器件功耗表现进行最佳化调教，而SiP为利用矽智财IP、功能IC或部分功能模块进行封装体内的内部连结整合，较SoC多了许多电晶体数量差距，导致功耗表现无法直接与SoC产品相抗衡。此外，内部打线连接若是采TSV（Through-Silicon Via）连接，因为接线未能如SoC达到极度优化，金属线材连接会因阻抗导致传输延迟，加上各功能芯片也有其独立电源供应，也会导致功耗优化的程度提升受限。